← 返回 JSSC 论文列表JSSC 2012第1期Memory32nmSRAM
A6 4M bS R A Mi n3 2n mH i g h - kM e t a l - G a t e SOI Technology With 07 V O
32nm SOI技术下实现0.154μm²最小SRAM单元，支持0.7V低电压运行
32nm SOI, 0.7V, 64Mb SRAM
SRAMSOI技术高k金属栅低电压运行位线调节
▸创新点1：采用32nm高k金属栅SOI技术（方法创新），通过高k介质和金属栅极的组合显著降低漏电流并提升晶体管性能，实现0.154μm²的SRAM单元面积，为32nm SOI工艺中最小记录。
▸创新点2：位线调节方案（电路创新），通过动态调节位线电压减少电荷注入到存储单元，提升静态噪声容限(SNM)和读写稳定性，支持0.7V低电压操作。
▸创新点3：写入路径增强技术（系统创新），优化位线升压电路使升压电压提升40%，显著改善写入速度与可靠性，尤其适用于低电压场景。
▸创新点4：位单元跟踪延迟电路（电路创新），通过实时监测工艺波动调整时序，使性能提升15%且良率提高，覆盖全工艺角变化。
Abstract
A 64 Mb SRAM macro has been fabricated in a
32 nm high-k metal-gate SOI technology. The SRAM features a
0.154 m bit-cell, the smallest to date for a 32 nm SOI product.
A0 . 7V operation is enabled by three assist features.
Stability is improved by a bit-line regulation scheme which re-
duces charge injection into the bi t-cell. Enhancements to the write
path include an increase of 40% of bit-line boost voltage. Finally,
a bit-cell-tracking delay circu it improves both performance and
yield acros