← 返回 JSSC 论文列表JSSC 2012第1期Other65nm
A Super-Pipelined Energy Efficient Subthreshold 240 MSs FFT Core in 65 nm CMOS
提出超流水线设计和并行流水线架构，在65nm CMOS工艺下实现低电压高效能FFT核心
65nm CMOS, 30MHz, 15.8nJ/FFT, 240MS/s
超流水线低电压能量效率FFTCMOS
▸创新点1：超流水线设计通过增加流水线级数显著降低泄漏/动态能量比，相比传统超低电压流水线策略，实现了30%的能源节省和1.6倍的性能提升，属于电路级创新。
▸创新点2：并行流水线架构通过确保功能单元完全利用来抑制泄漏能量，同时减少内存大小，提升了系统整体能效，属于系统级创新。
▸创新点3：双相锁存设计补偿了超流水线带来的平均效应减少，提供了更好的变异容忍度，增强了电路在低电压下的稳定性，属于电路级创新。
▸创新点4：低功耗FIFO设计和鲁棒的时钟分布网络进一步优化了FFT核心的能效和性能，在65 nm CMOS工艺下实现了15.8 nJ/FFT的能耗和240 Msamples/s的吞吐量，属于系统级创新。
Abstract
Student Member, IEEE, Chaitali Chakrabarti,
David Blaauw, Senior Member, IEEE, and Dennis Sylvester , Fellow, IEEE
Abstract—This paper proposes a design approach targeting
circuits operating at extremely low supply voltages, with the
goal of reducing the voltage at which energy is minimized,
thereby improving the achievable energy efficiency of the circuit.
The proposed methods accomplish this by minimizing the cir-
cuit’s ratio of leakage to active current. The first method, super
pipelining, inc