← 返回 JSSC 论文列表JSSC 2012第3期Clocking & PLLs90nm
A 3x9 Gbs Shared All-Digital CDR for High-Speed High-Density IO Matthew Loh Stud
本文提出了一种新型全数字CDR方案，采用90纳米CMOS工艺，实现高速高密度IO。
6至9 Gb/s, 2.5 mW/Gb/s (6 Gb/s), 3.8 mW/Gb/s (9 Gb/s)
全数字CDR高速IOCMOS时钟相位功耗优化
▸创新点1：全数字CDR方案（方法创新） - 采用全数字架构实现时钟数据恢复，无需传统PLL或DLL，通过校准延迟线实现无限延迟范围，显著降低系统复杂度与功耗（90 nm CMOS下功耗仅2.5-3.8 mW/Gb/s）。
▸创新点2：双相位动态调整技术（电路创新） - 提出独立可调的'数据时钟'与'搜索时钟'双相位机制，前者固定于眼图中心采样数据，后者动态扫描眼图边界以实时监测信号质量，实现自适应最优相位选择。
▸创新点3：共享式时钟架构（系统创新） - 通过功能交换与时钟复用技术，在高速高密度IO中减少物理时钟数量（如6-9 Gb/s下仅需2个主时钟），节省15%面积（0.15 mm²）并降低多通道间时钟偏差影响。
▸创新点4：眼图监测与校准一体化（方法创新） - 将搜索时钟采样结果与数据时钟直接对比，动态生成眼图信息并反馈控制延迟线，实现闭环校准，支持6-9 Gb/s宽范围速率自适应。
Abstract
This paper presents a novel all-digital CDR scheme
in 90 nm CMOS. Two independently adjustable clock phases are
generated from a delay line calib rated to 2 UI. One clock phase is
placed in the middle of the eye to recover the data (“data clock”)
and the other is swept across the delay line (“search clock”). As
the search clock is swept, its samples are compared again st the
data samples to generate eye information. This information is used
to determine the best phase for data recovery. After pl