← 返回 JSSC 论文列表JSSC 2012第3期RF & Wireless90nm
Design and Analysis of a Hardware-Ef ficient Compressed Sensing Architecture for
本文提出了一种用于无线传感器的高效能压缩感知架构，通过数字实现显著提升能效。
1.9W at 0.6V for sub-20 kS/s sampling rates
压缩感知无线传感器能效优化数据压缩CMOS
▸创新点1：方法创新 - 提出了一种基于压缩感知（CS）算法的硬件高效数据压缩方法，针对无线传感器节点的能量和带宽限制，实现了对稀疏信号的高效采集与压缩，压缩比超过一个数量级。
▸创新点2：电路创新 - 通过详细的电路模型分析，证明了数字实现比模拟实现（如AIC）在能量效率上的显著优势，特别是在需要高增益和中高分辨率的信号处理场景中，功耗低至1.9μW@0.6V。
▸创新点3：系统创新 - 设计并实现了一个完整的数字CS架构，采用90nm CMOS工艺，支持实时连续数据处理（sub-20 kS/s采样率），适用于EEG等医疗传感器，同时具备通用稀疏数据采集的扩展性。
▸创新点4：性能创新 - 通过实测验证，该架构在低电压（0.6V）下仍能保持高效压缩性能，为无线传感器节点的长期低功耗运行提供了可行方案。
Abstract
This work introduces the use of compressed sensing
(CS) algorithms for data compression in wireless sensors to ad-
dress the energy and telemetry bandwidth constraints common
to wireless sensor nodes. Circuit models of both analog and dig-
ital implementations of the CS system are presented that enable
analysis of the power/performance c osts associated with the design
space for any potential CS application, including analog-to-infor-
mation converters (AIC). Results of the analysis show that a