JSSC 2012第4期Data Converters40nmSAR ADCDAC

A 05 V 11 MSsec 63 fJConversion-Step SAR-ADC With Tri-Level Comparator in 40 nm

本文提出了一种极低电压、高效能的逐次逼近型ADC，采用三电平比较器降低DAC分辨率。

40nm CMOS, 0.5V, 1.1MS/sec

低电压SAR-ADC三电平比较器电容阵列校准

▸创新点1：三电平比较器（方法创新） - 该论文提出了一种新型的三电平比较器结构，通过引入第三个比较电平，有效降低了比较器的速度要求，同时将内部DAC的分辨率减少了1位，从而在0.5V超低电压下实现了11 MS/s的转换速率和63 fJ/conversion-step的超低功耗。

▸创新点2：可重构电容阵列（电路创新） - 为了解决电容器失配问题，论文设计了一种可重构电容阵列技术，通过动态调整电容单元的连接方式，显著提高了ADC的线性度和精度，最终实现了46.8 dB的SNDR和58.2 dB的SFDR。

▸创新点3：校准程序（系统创新） - 开发了一套高效的校准程序，用于补偿电容器失配和工艺偏差，确保ADC在40 nm CMOS工艺下的稳定性和可靠性，同时将芯片面积控制在极小范围内（具体尺寸未公开）。

▸创新点4：超低功耗设计（系统创新） - 通过优化电荷再分配DAC的单位电容（0.5 fF）和采用接近热噪声极限的ADC设计，在0.5V电源电压下实现了6.3-fJ/conversion-step的优异能效比（FoM），显著提升了能量效率。

Abstract

This paper presents an extremely low-voltage op- eration and power ef ﬁcient successive-approximation-register (SAR) analog-to-digital converter (ADC). Tri-level comparator is proposed to relax the speed req uirement of the comparator and decrease the resolution of internal Digital-to-Analog Convert er (DAC) by 1-bit. The internal charge redistribution DAC employs unit capacitance of 0.5 fF and A DC operates at nearly thermal noise limitation. To deal with the problem of capacitor mismat ch, rec