JSSC 2012第4期Wireline I/O90nm

A 237-Gbs 2848 mW Rate-Compatible 49136 LDPC-CC Decoder Chih-Lung Chen Y u-Hsian

本文提出了一种高性能LDPC-CC解码器芯片，通过多级优化实现2.37Gb/s吞吐量。

90nm CMOS, 1.2V, 2.37Gb/s, 0.024nJ/bit

LDPC-CC解码器算法优化硬件加速能效比混合FIFO

▸创新点1：按需变量节点激活调度算法（方法创新）。该算法通过隐藏信道值的动态调度，相比传统log-BP算法实现2倍解码收敛速度提升，同时减少17%的消息存储容量。关键技术在于选择性激活节点计算，优化了资源利用率。

▸创新点2：节点级并行化与存储展开（电路创新）。通过复制校验节点和变量节点单元，并展开消息存储FIFO结构，实现吞吐量12倍于时钟频率的提升。该设计通过硬件冗余换取并行度，核心面积仅0.92mm²（90nm工艺）。

▸创新点3：混合分区FIFO设计（系统架构创新）。采用新型存储器架构平衡处理单元带宽需求与功耗，实测在1.2V供电下达到2.37Gb/s吞吐量，能效0.024nJ/bit。支持0.8V低电压模式（90.2mW/1.58Gb/s）的动态功耗调节。

▸创新点4：多层级联合优化（跨层创新）。整合算法层（收敛速度）、节点层（并行度）和比特层（关键路径重定时）优化，最终实现2848mW功耗下237Gb/s解码性能，较传统方案显著提升能效比。

Abstract

This paper presents a (491,3,6) time-varyin gl o w - d e n - sity parity check convolutional code (LDPC-CC) decoder chip. This work combines the algorithm level, node level, and bit level optimizations to achieve over 2 Gb/s throughpu t with acceptable hardware cost and power. The algorithm level optimization is the on-demand variable node activat ion scheduling with concealing channel values, which can not only achieve t wice faster decoding convergence speed than log-belief p ropagation (log-B