← 返回 JSSC 论文列表JSSC 2012第4期Power Management0.13μmCharge PumpPLL
A 2 GHz Fractional-N Digital PLL with 1b Noise Shaping TDC Dong-Woo Jee Y oung-H
本文提出了一种低功耗噪声整形时间数字转换器及其在分数N数字锁相环中的应用。
0.13μm CMOS, 1 MHz环路带宽, 107 dBc/Hz@500 kHz, 118.5 dBc/Hz@3 MHz
时间数字转换器分数N锁相环噪声整形低功耗CMOS
▸创新点1：单延迟级调制器结构通过简化的单级延迟设计实现高效噪声整形，显著降低功耗（1 mA）同时保持高分辨率，属于电路结构创新。该结构将宽范围TDC输入转换为调制单比特流，避免信号信息丢失。
▸创新点2：双模分频器操作通过动态调节分频比处理大输入范围，结合调制器提升线性度和转换性能（107 dBc/Hz@500kHz），属于系统级控制创新。该技术解决了传统分频器在宽频带下的精度限制问题。
▸创新点3：噪声整形特性优化通过缩放单延迟量重构TDC的STF/NTF特性，有效抑制带外噪声（118.5 dBc/Hz@3MHz），无需额外噪声消除方案，属于信号处理算法创新。这一设计简化了环路滤波器的实现复杂度。
▸创新点4：0.13μm CMOS工艺下集成电荷泵调制器与TDC的混合架构，实现2GHz频段1MHz环路带宽的高稳定性DPLL，属于工艺-电路协同创新。该方案在面积和功耗间取得平衡。
Abstract
This paper presents a low-power noise-shaping
time-to-digital converter (TDC) and its application to a frac-
tional-N digital PLL. With a simple structure of single-delay-stage
modulator followed by a charge pump based modulator, a
wide range of TDC input is converted to modulated single bit
stream without loss of signal information. The architecture of
TDC effectively improves the conversion performance of linearity
and resolution while handling a large input range due to the oper-
ation of the