JSSC 2012第4期RF & Wireless65nmHigh-Speed LinkEqualizer

Power Optimized ADC-Based Serial Link Receiver

本文提出了一种基于ADC的低功耗串行链路接收器，采用非均匀参考电平和预均衡技术，在65nm CMOS工艺下实现10Gb/s数据传输。

65nm CMOS, 10Gb/s, 13pJ/bit (29dB信道), 10.6pJ/bit (23dB信道)

ADC串行链路接收器低功耗预均衡非均匀参考电平

▸创新点1：采用低增益模拟和混合模式预均衡器，通过降低前端模拟电路的增益要求，减少了功耗，同时混合模式设计结合了模拟和数字信号处理的优势，有效补偿了信道响应和非理想性，实现了在65 nm CMOS技术下10 Gb/s的高数据率传输。

▸创新点2：使用非均匀参考电平的ADC，通过优化ADC的参考电平分布，降低了ADC的分辨率要求，从而显著减少了功耗，同时保持了较高的信号处理精度，在29 dB和23 dB损耗信道下分别实现了13 pJ/bit和10.6 pJ/bit的能效。

▸创新点3：结合前端非理想性和信道响应补偿，通过创新的数字信号后处理算法，同时解决了前端电路的噪声、失真等非理想性问题以及信道的频率响应问题，提升了系统的整体性能和可靠性。

▸创新点4：系统级优化实现了低功耗与高性能的平衡，通过协同设计模拟前端、ADC和数字处理模块，在65 nm CMOS工艺下实现了高能效（10.6 pJ/bit至13 pJ/bit）和高速率（10 Gb/s）的ADC-Based Serial Link Receiver。

Abstract

Implementing serial I/O receivers based on analog-to- digital converters (ADCs) and digital signal post-processing has drawn growing interest with technology scaling, but power con- sumption remains among the key issues for such digital receiver in high speed applications. This paper presents an ADC-based re- ceiver that uses a low-gain analog and mixed-mode pre-equalizer in conjunction with non-uniform reference levels for the ADC. The combination compensates for both the frontend non-ideality