JSSC 2012第4期RF & Wireless40nmPLL

RF-to-Baseband Digitization in 40 nm CMOS With RF Bandpass Modulator and Polypha

40nm CMOS工艺下实现2.22GHz中心频率的RF带通ADC，采样率达8.88GS/s。

48dB动态范围，80MHz带宽，1dBm IIP3

RF带通ADC40nm CMOS交织量化多相结构8.88GS/s

▸创新点1：四阶连续时间RF带通ADC架构（系统创新）。该设计采用高阶连续时间带通调制器直接在RF频段（2.22 GHz中心频率）进行模数转换，避免了传统超外差架构中的混频器级，显著降低系统复杂度并提升线性度，实测实现48 dB动态范围和80 MHz带宽。

▸创新点2：六倍交织量化器技术（电路创新）。通过并行6个量化器实现8.88 GS/s等效采样率，创下标准CMOS工艺RF带通ADC的最高采样速度记录，同时采用时间交织技术降低单个量化器的时钟频率至1.48 GHz，缓解高速电路设计压力。

▸创新点3：多相结构数字滤波下变频联合优化（方法创新）。将多相分解应用于数字滤波和下变频(DFD)模块，利用交织量化器的固有相位特性匹配多相滤波器组，在保持高过采样率(OR=111)的同时，将DFD功耗优化至仅占系统总功耗的15%。

▸创新点4：40nm CMOS全集成系统（系统创新）。首次在单芯片集成RF带通ADC、分数N锁相环时钟网络及数字处理链，实测输入1dB压缩点(IIP)达1dBm，验证了高集成度射频直采系统的可行性。

Abstract

A fourth-order continuous-time RF bandpass ADC has been fabricated in 40 nm CMOS for operation around a 2.22 GHz central frequency. A complete system has been implemented on the test chip including the ADC core, the fractional-N PLL with clock gene ration network, and the digital decimation ﬁlters and downconversion (DFD). The quantizers of the ADC are six times interleaved enabling a polyphase structure for the DFD and relaxing clock frequency requirements. This quantization scheme realizes a s