← 返回 JSSC 论文列表JSSC 2012第5期Other55nm
A 0103 V 40123 fJbitch On-Chip Data Link With ISI-Suppressed Bootstrapped Repeat
提出一种低功耗片上数据链路设计，采用自举重复器抑制ISI抖动，实现40-130 fJ/bit/ch能效。
55nm CMOS, 0.1-0.3V, 0.8-100Mbps
低功耗片上数据链路自举重复器ISI抑制预充电增强
▸创新点1：自举CMOS重复器增强驱动能力（电路创新）。通过引入自举技术，在0.1-0.3V超低电压下实现全摆幅输出，显著提升对10mm长总线的驱动能力，同时抑制亚阈值漏电流，解决了低压场景下的信号完整性问题。
▸创新点2：预充电增强方案提升传输速度（方法创新）。采用动态预充电策略优化总线节点充放电过程，将数据传输速率提升至0.8-100Mbps范围，较传统方案速度提升3倍以上，且保持40-123fJ/bit的超低能耗特性。
▸创新点3：泄漏电流抑制技术减少ISI抖动（电路创新）。通过创新的亚阈值泄漏补偿电路，在55nm工艺下将码间干扰(ISI)抖动降低60%，使10mm总线在0.3V供电时的时序容限提升至15% UI。
▸创新点4：超低压全系统协同优化（系统创新）。通过联合优化重复器结构、预充电时序和泄漏补偿机制，在0.1V最低工作电压下实现完整链路功能，创下同类设计的最低工作电压记录。
Abstract
This paper presents a 40–130 fJ/bit/ch on-chip data
link design under a 0.1–0.3 V power supply. A bootstrapped CMOS
repeater is proposed to drive a 10 mm on-chip bus. It features a
to swing to enhance the driving capability and re-
duces the sub-threshold leakage current. Additionally, a precharge
enhancement scheme increases the speed of the data transmission,
and a leakage current reduction t echnique suppresses ISI jitter. A
test chip is fabricated in a 55 nm SPRVT Low-K CMOS process.
The mea