JSSC 2012第5期Power Management65nmSAR ADCTDC

A 10-Bit 80-MSs Decision-Select Successive Approximation TDC in 65-nm CMOS

本文提出了一种采用决策选择结构的10位80-MS/s逐次逼近时间数字转换器（TDC），用于片上时间测量应用。

65nm CMOS, 9.6mW, 80-MS/s, 0.23-pJ/conversion-step FOM, 0.5-LSB单次精度

时间数字转换器逐次逼近决策选择结构指数延迟线片上测量

▸创新点1：决策选择结构实现快速位转换（方法创新）。该结构通过展开逐次逼近迭代循环，消除了耗时的时序估计和调整过程，显著提高了位转换速度，使采样率达到80-MS/s，同时保持高精度。

▸创新点2：采用指数延迟线减少延迟阶段数量（电路创新）。通过二进制搜索策略，指数延迟线优化了延迟阶段的分布，仅需0.048个延迟阶段每比特转换，降低了功耗和噪声，实现了9.6 mW的低功耗和0.23-pJ/conversion-step的优异能效比。

▸创新点3：逐次逼近方案实现高分辨率和低功耗（系统创新）。利用输入与参考时序的相对时间差，该方案在10比特分辨率下实现了高精度（0.5-LSB单次精度）和低功耗的平衡，适用于片上时序测量应用。

▸创新点4：测试芯片在65-nm CMOS工艺中的验证（工艺创新）。原型芯片展示了实际性能与理论设计的匹配，验证了该TDC在先进工艺下的可行性和可扩展性，为后续研究提供了可靠的实验基础。

Abstract

This paper presents a 10-bit 80-MS/s successive ap- proximation time-to-digital converter (TDC) with a decision-select structure for on-chip timing measu rement applications. Time-do- main successive approximation is realized utilizing a relative timing difference between input a nd reference timings. While the successive approximation scheme allows high bit resolutions and low power consumptions, the decision-select structure enables fast bit conversions that lead to high sampling rates. The de