JSSC 2012第6期Memory65nmSRAM

A Single-Ended Disturb-Free 9T Subthreshold SRAM With Cross-Point Data-Aware Wri

提出一种新型单端无干扰9T亚阈值SRAM，具有交叉点数据感知写入结构，适用于低功耗应用。

0.35V工作电压，229KHz频率，4.05µW功耗，最低能耗4.5pJ/操作

SRAM亚阈值单端无干扰低功耗

▸创新点1：单端无干扰9T SRAM单元设计，通过独特的晶体管级联结构消除读写干扰，在0.35V超低电压下实现稳定操作（比阈值电压低0.15V），支持229KHz工作频率且功耗仅4.05µW。属于电路级创新。

▸创新点2：交叉点数据感知写入结构（Cross-point Data-Aware Write-wordline），采用位交错架构防止多位翻转，结合ECC技术将软错误率降低90%以上。属于系统架构创新。

▸创新点3：自适应读取时序跟踪电路，通过动态调整时序匹配工艺波动，在65nm工艺下实现0.275V超低保持电压，待机功耗仅2.29µW。属于方法学创新。

▸创新点4：负位线(NBL)写入辅助技术，扩展工作电压范围至1.2V-0.35V，在0.5V电压下实现4.5pJ/op的业界领先能效指标。属于电路优化创新。

Abstract

This paper presents a novel single-ended disturb-free 9T subthreshold SRAM cell with cross-point data-aware Write word-line structure. The disturb-fre e feature facilitates bit-inter- leaving architecture, which can re duce multiple-bit upsets in a single word and enhance soft error immunity by employing Error Checking and Correction (ECC) t echnique. The proposed 9T S R A Mc e l li sd e m o n s t r a t e db ya7 2K bS R A Mm a c r ow i t haN e g - ative Bit-Line (NBL) Write-assist and an adaptiv