← 返回 JSSC 论文列表JSSC 2012第6期MemorySRAM
Low Store Energy Low VDDmin 8T2R Nonvolatile Latch and SRAM With V ertical-Stack
提出一种基于电阻存储器的非易失性SRAM单元，实现快速存储/恢复操作和低能耗。
16 Kb宏单元，最低存储能量，0.45V工作电压
非易失性SRAM电阻存储器低电压操作快速存储垂直堆叠
▸创新点1：垂直堆叠的8T2R结构（方法创新） - 该研究首次提出将两个快速写入的忆阻器（RRAM）垂直堆叠在8T SRAM单元之上，实现了紧凑的单元面积和高效的并行存储/恢复操作，显著提升了存储密度和操作速度。
▸创新点2：新型2T电阻开关（电路创新） - 通过引入一种新型的2T忆阻器开关，该设计不仅实现了对忆阻器的精确控制，还提供了SRAM写入辅助功能，从而在低电压（VDDmin 0.45 V）下有效防止了读写失败，提升了系统的可靠性。
▸创新点3：低电压操作能力（性能创新） - 该研究通过优化的晶体管尺寸设计和写入辅助技术，实现了目前最低的操作电压（0.45 V）和存储能量，显著降低了功耗，适用于移动SoC芯片的低功耗需求。
▸创新点4：宏级忆阻器非易失性SRAM（系统创新） - 该研究首次成功制造了基于忆阻器的16 Kb非易失性SRAM宏，展示了其在快速存储/恢复操作和低功耗方面的卓越性能，为未来非易失性存储技术提供了可行的解决方案。
Abstract
Many mobile SoC chips employ a “two-macro”
approach including volatile and nonvolatile memory macros (i.e.
SRAM and Flash), to achieve high-performance or low-voltage
power-on operation with the capability of power-off nonvolatile
data storage. However, the two-macro approach suffers from slow
store/restore speeds due to word-by-word serial transfer of data
between the volatile and nonvolatile memories. Slow store/re-
store speeds require long power-on/off time and leave the device
vulnerable to