JSSC 2012第8期Data Converters0.18 μm

A 16 MHz BW 75 dB DR CT ADC Compensated for More Than One Cycle Excess Loop Dela

该论文提出了一种补偿超过一个周期环路延迟的16 MHz带宽75 dB动态范围连续时间ADC设计。

16 MHz带宽，75 dB动态范围，800 MS/s采样率，47.6 mW功耗

连续时间ADC环路延迟补偿闪存ADC动态范围采样率

▸创新点1：采用快速环路补偿超过一个时钟周期的延迟（方法创新）。通过外部快速环路设计，突破了传统半周期延迟补偿的限制，实现了对超过一个完整时钟周期（1.5周期）延迟的补偿，同时通过降低噪声整形阶数（牺牲一级）换取延迟容忍度提升，最终支持800 MS/s采样率（0.18μm工艺下最高报告值）。

▸创新点2：低延迟闪存ADC设计（电路创新）。优化闪存ADC结构以减少内部逻辑延迟，使其在高速采样（800 MS/s）下仍能保持稳定工作，为超周期延迟补偿提供关键时间裕量，直接贡献于系统整体带宽（16MHz/32MHz）和动态范围（75dB/64dB）的提升。

▸创新点3：无延迟校准DAC技术（电路创新）。通过校准技术消除DAC路径的固有延迟，避免其与环路延迟叠加影响稳定性，结合快速补偿环路使系统总延迟可控，实测信噪失真比（SNDR）达65dB（16MHz带宽）。

▸创新点4：多指标协同优化（系统创新）。在延迟补偿、ADC/DAC性能、功耗（47.6mW）与面积（0.68mm²）间实现平衡，最终在宽带宽（32MHz）下仍保持57dB动态范围，展现系统级设计优化能力。

Abstract

The maximum sampling rate of a continuous-time modulator in a given process is limited by the minimum ﬂash ADC delay that can be realized. Ex cess loop delay compensation techniques that are widely used can compensate for delays up to half a clock cycle. Addition of a fast loop outside the ﬂash ADC can break this limit and compensate for one and half clock cycles of delay at the cost of reducing the order of noise shaping by one. This technique, along with a low latency ﬂash ADC, and a delay fre