JSSC 2012第10期RF & Wireless45nm SOI CMOS

A 15-Gbs 05-mWGbps Two-Tap DFE Receiver With Far-End Crosstalk Cancellation Meis

一款采用45nm SOI CMOS工艺的低功耗接收器，具有双抽头DFE和远端串扰消除功能，支持15Gb/s数据传输。

15Gb/s数据传输，14dB以上信道损耗补偿，7.5mW功耗（1.2V电源）

低功耗接收器DFE均衡远端串扰消除开关电容15Gb/s

▸双抽头DFE架构：采用半速率推测性DFE架构，通过开关电容前端实现抽头求和，显著降低功耗并支持15-Gb/s数据传输，适用于高损耗信道（>14dB）。该方法创新性地结合了时序优化与低功耗设计。

▸远端串扰消除技术：提出无需对干扰信号进行判决的新型FEXT消除方案，通过开关电容前端实现仅33μW/Gbps/lane的极低功耗开销，系统级创新解决了高耦合PCB走线的信号完整性问题。

▸开关电容前端采样技术：将开关电容网络集成于接收器前端，创新性地实现DFE抽头求和与采样功能一体化，电路结构创新使系统在1.2V供电下仅消耗7.5mW，同时支持21dB以上损耗信道的均衡。

▸低功耗CMOS时钟缓冲设计：通过半速率架构配合优化时钟树设计，方法创新性地规避传统高速接收器对高功耗CML缓冲器的依赖，实测显示在45nm SOI工艺下实现能效突破。

Abstract

This paper presents a low-power receiver with t w o - t a pd e c i s i o nf e e d b a c ke q u a lization (DFE) and novel far-end crosstalk (FEXT) cancellation capability, implem e n t e di na4 5 - n m SOI CMOS process. The receiver employs a half-rate speculative DFE architecture to allow for the use of low-power front-end circuitry and CMOS clock buffers. In the pro posed architecture, a switched-capacitor sample-ho ld at the front-end is employed to perform DFE tap summation. This technique i