← 返回 JSSC 论文列表JSSC 2012第10期Clocking & PLLs0.13 µm CMOSPLLClock Generation
A 24 GHz Fractional-N Frequency Synthesizer With High-OSR ΔΣ Modulator and Neste
提出一种嵌套PLL架构的24 GHz分数-N频率合成器，采用高过采样率ΔΣ调制器和抗混叠技术降低量化噪声。
26.3 dB量化噪声抑制，15.2 mW功耗，0.17 mm²面积
分数-N频率合成器ΔΣ调制器嵌套PLL抗混叠环形VCO
▸创新点1：嵌套PLL架构设计（系统创新）。通过主PLL和辅助PLL的嵌套结构实现宽带宽与低噪声的协同优化，辅助PLL作为抗混叠滤波器有效抑制了分频器引起的噪声混叠，系统级相位噪声降低26.3 dB。
▸创新点2：高过采样率ΔΣ调制器（方法创新）。采用反馈分频器的中间输出提升ΔΣ调制器工作频率，过采样率(OSR)显著增加，量化噪声降低15.2 mW功耗下实现0.17 mm²面积效率。
▸创新点3：环形VCO低功耗实现（电路创新）。在0.13 µm CMOS工艺中采用环形VCO替代传统LC-VCO，在24 GHz高频段实现1.5 mW低功耗，同时保持相位噪声性能。
▸创新点4：分频器噪声抑制技术（电路创新）。通过动态分频比控制和时钟同步技术，减少分频器引入的周期性杂散，实测杂散抑制比提升40 dB以上。
Abstract
This paper presents a nested-PLL architecture for
a low-noise wide-bandwidth frac tional-N frequency synthesizer.
In order to reduce the quantizati on noise, operating frequency
of ΔΣ modulator (DSM) is increased by using an intermediate
output of feedback divider. A PLL which serves as an anti-alias
filter is added to suppress noise aliasing caused by the divider.
Prototype implemented in a 0.13 µm CMOS using ring VCOs
achieves 26.3 dB of quantization noise suppression while con-
s u m i n g1 5