JSSC 2012第10期Clocking & PLLs65nmPLLProcessor/CPU

Design Modeling and Test of a Programmable Adaptive Phase-Shifting PLL for Enhan

提出一种自适应相移PLL，通过编程优化时钟数据补偿，提升最大工作频率。

1.2V, 65nm, 3.4–7.3%最大工作频率提升

自适应相移PLL时钟数据补偿电源噪声最大工作频率时钟网络

▸创新点1：自适应相移PLL（系统创新）：提出了一种自适应相移PLL系统，能够根据电源噪声动态调整时钟相移，优化时钟数据补偿，提升最大工作频率3.4%-7.3%。

▸创新点2：数字编程电源噪声灵敏度（方法创新）：通过数字编程技术实现对PLL电源噪声灵敏度的精确控制，增强了系统对谐振频率变化的适应性。

▸创新点3：时钟周期相移优化（电路创新）：设计了可编程时钟周期相移电路，能够在不同时钟网络配置下实现最优时钟数据补偿，提升系统稳定性。

▸创新点4：数学框架模拟性能（方法创新）：提出了一个数学框架，用于模拟自适应相移PLL在不同时钟网络配置下的性能，为系统设计和优化提供了理论支持。

Abstract

Timing compensation between the clock period and datapath delay in the pres ence of resonant supply noise has drawn a great deal of attention from the circuit design community. This effect, which is often referred to as the clock data compensation effect, manifests itse lf as an increase in maximum operating fre- quency for high performance microprocessors. In this work, we propose an adaptive phase-shifting PLL that can achieve optimal clock data compensat ion by digitally programming the suppl