← 返回 JSSC 论文列表JSSC 2012第11期Clocking & PLLs65nmPLLVCO
A Leakage-Current-Recycling Phase-Locked Loop in 65 nm CMOS Technology
65纳米CMOS工艺中采用漏电流回收技术的锁相环设计
640MHz下峰峰值抖动52.2ps，均方根抖动9.6ps，功耗1.2mW@1.2V
锁相环漏电流回收65纳米CMOS电压控制振荡器相位频率检测器
▸创新点1：漏电流回收技术（方法创新） - 该论文提出了一种创新的漏电流回收技术，通过回收PMOS电容的漏电流来为电压控制振荡器、分频器和双模相位频率检测器供电，显著降低了整体功耗（1.2 mW @1.2 V），实现了高效能源利用。
▸创新点2：PMOS电容漏电流再利用（电路创新） - 利用纳米级CMOS技术中PMOS电容的漏电流特性，设计了一种新型电路结构，将原本浪费的漏电流转化为有用能源，提升了系统能效比，同时保持了低抖动性能（峰峰值抖动52.2 ps，RMS抖动9.6 ps）。
▸创新点3：双模相位频率检测器（系统架构创新） - 提出了一种双模相位频率检测器设计，通过优化检测机制提高了PLL的锁定速度和稳定性，在640 MHz工作频率下实现了优异的抖动性能，同时兼容漏电流回收供电模式。
▸创新点4：65nm CMOS工艺集成（工艺创新） - 在65nm CMOS工艺节点上成功实现了该漏电流回收PLL系统，验证了纳米级工艺下漏电流回收技术的可行性，为低功耗高频PLL设计提供了新思路。
Abstract
A leakage-current-recycli ng technique is presented
for phase-locked loops (PLLs) in nanoscale CMOS technology.
The leakage current of the PMOS capacitor in a PLL is recycled
to supply the power for a voltage-controlled oscillator, a divider,
and a dual-mode phase-frequency d etector. This PLL is fabricated
in a 65 nm CMOS technology. The measured peak-to-peak jitter
and rms jitter of this PLL at 640 MHz are 52.2 ps and 9.6 ps,
respectively. Its power consump tion is 1.2 mW for a 1.2 V supply
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