← 返回 JSSC 论文列表JSSC 2012第11期Data Converters40 nm CMOSPipeline ADCOp-Amp
An 11-b 300-MSs Double-Sampling Pipelined ADC With On-Chip Digital Calibration f
提出一种带片上数字校准的双采样流水线ADC，消除记忆效应误差，工作速度超过300 MHz。
11位精度，300 MS/s，40 mW功耗，FoM 0.24 pJ/conversion-step
流水线ADC双采样数字校准记忆效应高速ADC
▸创新点1：双采样流水线ADC架构（方法创新） - 通过共享运算放大器在两个流水线ADC通道之间实现双采样，显著提高了采样速率至300 MS/s，同时减少了硬件复杂度。
▸创新点2：片上数字校准技术（系统创新） - 提出了一种前景数字校准技术，有效消除了残存电荷的记忆效应误差，无需额外的模拟电路，简化了设计并提高了可靠性。
▸创新点3：无额外模拟电路的记忆效应消除（电路创新） - 在数字域中实现记忆效应校准，避免了传统模拟校准电路的复杂性和功耗，使ADC在40 nm CMOS工艺下实现0.24-pJ/conversion-step的优异能效比。
▸创新点4：高速低功耗性能（性能创新） - 在1.8 V电源电压下仅消耗40 mW功耗，支持300 MHz以上的工作频率，同时芯片面积仅为0.42 mm²，展现了高集成度和低功耗的优势。
Abstract
An 11-b 300-MS/s double sampling pipelined ADC
with on-chip digital calibration f or memory effects is presented.
In double-sampling pipelined ADC architecture, memory effect
of residual charge occurs due to sharing an op-amp between two
channels of pipelined ADC. The proposed foreground calibration
technique removes the memory effect error in digital domain
without additional analog circuit. Thus, the technique simpli-
fies the analog circuits, which ext ends the operation speed over
300 MHz. Th