JSSC 2012第12期Data Converters0.13μm CMOSDelta-Sigma ADCPLL

A 142 mW 255-to-3 GHz Cascaded PLL With Reference Injection and 800 MHz Delta-Si

提出一种低噪声级联PLL，采用参考注入方案和800 MHz Delta-Sigma调制器，实现255-to-3 GHz输出。

356 fs RMS抖动，14.2 mW功耗，1.2 V供电

级联PLL参考注入Delta-Sigma调制器低噪声高频率

▸创新点1：级联PLL结构（系统创新），通过整数-N数字Bang-Bang PLL将50 MHz参考时钟倍频至800 MHz，再输入到分数-N PLL生成2.55至3 GHz输出，显著提升频率范围和噪声性能。

▸创新点2：参考注入方案（电路创新），采用双脉冲环形振荡器实现参考注入，有效减少800 MHz时钟的抖动，提升系统整体稳定性。

▸创新点3：无噪声消除技术的Delta-Sigma调制器（方法创新），利用分数-N PLL的高工作频率，无需额外噪声消除技术即可抑制量化噪声，简化电路设计并降低功耗。

▸创新点4：高性能指标（系统创新），在0.13 µm CMOS工艺下实现最坏情况下356 fs的RMS抖动，功耗仅为14.2 mW，展示了高效能比的设计。

Abstract

In this paper, a low-noise cascaded PLL is proposed where an integer-N digital bang-bang PLL is used to multiply a 50 MHz reference to an 800 MHz clock that is fed to a frac- tional-N PLL to generate 2.55-to-3 GHz output. In order to mini- mize the jitter of the 800 MHz clock, a reference injection scheme using dual-pulse ring oscillator i s employed. Quantization noise from the delta-sigma modulator is suppressed without any noise cancellation techniques owing to the high operating frequency of