← 返回 JSSC 论文列表JSSC 2012第12期RF & Wireless45nmHigh-Speed LinkEqualizer
A 19-Gbs Serial Link Receiver With Both 4-Tap FFE and 5-Tap DFE Functions in 45-
设计19Gb/s串行链路接收器，集成4抽头FFE和5抽头DFE功能。
45nm SOI CMOS, 0.07mm², 6.2mW/Gb/s
串行链路接收器FFEDFESOI CMOS功率效率
▸创新点1：多相四分之一速率采样保持电路（电路创新） - 该电路通过生成多个时间偏移的输入数据信号，显著提高了接收器的时序精度和信号处理能力，支持高速数据传输。
▸创新点2：基于时间的模拟乘法器（方法创新） - 采用时间域模拟乘法技术实现FFE系数加权，简化了电路设计并提高了信号处理的灵活性和效率。
▸创新点3：合并FFE/DFE的加法器（系统创新） - 将FFE和DFE功能集成到一个加法器中，减少了硬件开销，提升了系统的整体性能和功耗效率，功率效率达到6.2 mW/Gb/s。
▸创新点4：自包含均衡系统（系统创新） - 在接收器中同时集成4-tap FFE和5-tap DFE功能，实现了完整的均衡系统，增强了接收器对高损耗信道的补偿能力。
Abstract
This paper presents the design of a 19-Gb/s serial
l i n kr e c e i v e rw i t hb o t h4 - t a pf e e d - f o r w a r de q u a l i z e r( F F E )a n d
5-tap decision-feedback equalizer (DFE), thereby m aking the
equalization system self-contained in the receiver. This design
extends existing power-ef ficient DFEs based on current-inte-
grating summers and add s FFE functionality t ot h eD F Ec i r c u i t
infrastructure for an ef ficient implementation. Key techniques
for implementing receive-side