← 返回 JSSC 论文列表JSSC 2012第12期Clocking & PLLs65nmPLL
A 20 Mbs Phase Modulator Based on a 36 GHz Digital PLL With 36 dB EVM at 5 mW Po
本文提出了一种基于数字PLL的低功耗高比特率相位调制器，采用多电容组振荡器拓扑和数字自适应滤波器。
65nm CMOS, 1.2V, 20Mb/s QPSK, 5mW
相位调制器数字PLL低功耗高比特率EVM
▸创新点1：单比特TDC数字PLL（方法创新） - 采用单比特时间数字转换器（TDC）简化了数字PLL架构，降低了功耗和面积开销，同时保持了高精度相位检测能力，适用于高频应用。
▸创新点2：多电容组振荡器拓扑（电路创新） - 设计了一种多电容组振荡器，通过自动背景调节各电容组的增益，实现了宽调谐范围和高频率稳定性，支持高频相位调制需求。
▸创新点3：数字自适应滤波器用于延迟扩展校正（系统创新） - 引入数字自适应滤波器动态校正两路注入路径的延迟扩展，显著改善了误差矢量幅度（EVM）和频谱再生问题，提升了调制精度。
▸创新点4：双点注入方案（系统创新） - 采用双点注入方案结合数字PLL，实现了高速相位调制（20 Mb/s QPSK）和低功耗（5 mW），能量效率达0.25 nJ/bit。
Abstract
This paper presents a low-power high-bit-rate phase
modulator based on a digital PLL with single-bit TDC and two-
point injection scheme. At high bit rates, this scheme requires a
controlled oscillator with wide tuning range and becomes critically
sensitive to the delay spread betw een the two injection paths, con-
siderably degrading the achievable error-vector magnitude and
causing signi ficant spectral regrowth. A multi-capacitor-bank os-
cillator topology with an automatic background regulati