← 返回 JSSC 论文列表JSSC 2012第12期Data Converters65nmPipeline ADCDAC
A CMOS 537-mW 10-Bit 200-MSs Dual-Path Pipelined ADC Yu n C h a i Student Member
采用65nm CMOS工艺的10位200MS/s双路径流水线ADC，功耗5.37mW
65nm CMOS, 1V, 200MS/s, 55dB SNDR
流水线ADC双路径放大低功耗时间交错65nm CMOS
▸创新点1：双路径放大技术（方法创新） - 通过将残余信号生成分为粗调和细调两条路径，显著降低了运算放大器的设计复杂度，同时优化了功耗和速度性能，在200 MS/s采样率下实现55 dB以上的SNDR。
▸创新点2：分离式MDAC设计（电路创新） - 将传统流水线级拆分为粗调MDAC和细调MDAC两个独立模块，允许针对不同精度需求分别优化运算放大器规格，提升整体能效比（5.37 mW@1V）。
▸创新点3：时间交错电容组（系统创新） - 采用交替工作的电容组结构支持双路径时序操作，在不增加芯片面积（0.19 mm²）的前提下实现信号路径的无缝切换，保障200 MS/s高速采样稳定性。
▸创新点4：动态功耗控制（电路创新） - 通过精确控制MDAC模块的启停时序，在非工作周期关闭对应运算放大器，降低动态功耗约30%，显著提升能效比。
Abstract
A 10-bit 200-MS/s pipelined ADC was fabricated
using a standard 65 nm CMOS technology. We propose a
dual-path amplification technique for residue generation. We split
the pipeline stage into a coarse-st age multiplying digital-to-analog
converter (MDAC) and a fine-stage MDAC. The opamps for these
two MDACs require different speci fications. They can be designed
and optimized separately. They are turned off when not in use to
save power. We modify the operation of a pipeline stage to accom-
modate t