JSSC 2013第1期Memory65nmSRAM

A 65 nm 32 b Subthreshold Processor With 9T Multi-Vt SRAM and Adaptive Supply V

65纳米工艺下32位亚阈值处理器，采用9T多阈值SRAM和自适应电源电压技术

65nm CMOS, 200mV-1.2V, 9.94pJ/cycle

亚阈值处理器9T SRAM超低电压动态电压频率调整能量效率

▸创新点1：32位亚阈值RISC处理器核心（电路创新）。该处理器核心采用自定义标准单元库设计，通过多目标优化方法同时优化噪声容限、开关能量和传播延迟，实现了在200 mV至1.2 V的宽电压范围内工作，最低能耗为9.94 pJ/cycle。

▸创新点2：9T超低电压SRAM（电路创新）。该SRAM采用9T结构，专为超低电压设计，在321 mV下实现最低能耗567 fJ/operation，显著提升了低电压下的存储性能和能效。

▸创新点3：动态电压频率调整与自适应电源电压生成（系统创新）。通过结合动态电压频率调整（DVFS）和自适应电源电压生成技术，实现了动态PVT补偿，优化了系统在不同工作条件下的性能和功耗。

▸创新点4：多目标优化设计方法（方法创新）。采用多目标优化方法设计标准单元库，综合考虑噪声容限、开关能量和传播延迟，提升了处理器在亚阈值工作区间的稳定性和能效。

Abstract

An energy-ef ﬁcient SoC with 32 b subthreshold RISC processor cores, 32 kB con ventional cache memory, and 9T ultra-low voltage (ULV) SRAM based on a ﬂexible and extensible architecture was fabricated on a 2.7 mm test chip in 65 nm low power CMOS. The processor cores are based on a custom standard cell library that was de signed using a multiobjective approach to optimize noise margin s, switching energy, and prop- agation delay simultaneously. The cores operate over a supply voltage range from