JSSC 2013第2期Data Converters0.18μmPipeline ADC

Highly Linear Noise-Shaped Pipelined ADC Utilizing a Relaxed Accuracy Front-End

提出一种高线性噪声整形流水线ADC，采用低复杂度前端调制器和残差反馈实现高阶噪声整形。

0.18μm CMOS, 12 ENOB, 64MHz时钟, 6 OSR, 13.9mW总功耗

噪声整形流水线ADC高阶噪声整形CMOS线性度

▸创新点1：采用低复杂度前端调制器（系统创新）。该论文在前两个子ADC中设计了最小复杂度的调制器，通过简化电路结构降低了功耗（仅400μW额外功耗），同时保持了12 ENOB的高精度性能，实现了功耗与精度的优化平衡。

▸创新点2：残差反馈实现高阶噪声整形（方法创新）。在后级子ADC中引入残差反馈机制，构建了高阶噪声整形环路，显著提升了ADC的整体线性度（具体表现为在64MHz时钟和6倍过采样率下实现12 ENOB），同时避免了传统高阶噪声整形对前端电路的高精度依赖。

▸创新点3：降低前端模拟电路精度要求（电路创新）。通过噪声整形和残差反馈的协同设计，前端乘法DAC仅需9位线性度即可满足系统需求（传统设计通常需要更高位数），大幅降低了模拟电路的设计难度和功耗（总功耗13.9mW）。

▸创新点4：混合架构优化（系统创新）。结合流水线ADC与Delta-Sigma调制器的优势，在0.18μm CMOS工艺下实现高频（64MHz）与高精度（12 ENOB）的兼容，突破了单一架构的性能限制。

Abstract

A noise-shaped pipelined ADC is presented in this paper. A minimal complexity modulator in the ﬁrst two sub-ADCs and residue feedback in the latter stages lead to high-order noise shaping. This also leads to reduced sensitivity to analog imperfections in the front-end stage. Implemented in 0.18- m CMOS, the ADC achieves 12 ENOB with 64-MHz clock at 6 OSR while using only a 9-b linear front -end multiplying DAC. The delta-sigma sub-ADCs dissipate 400 Wo fe x t r ap o w e r (out of 13.9-mW total power) while signi ﬁcantly enhancing the overall ADC linearity.