← 返回 JSSC 论文列表JSSC 2013第2期Other150nm
Power Noise in TSV-Based 3-D Integrated Circuits
研究基于TSV的三维集成电路中电源噪声的分析与优化。
150 nm, three metal layer SOI process
三维集成电路电源噪声TSV电源拓扑去耦电容
▸创新点1：首次在150 nm SOI工艺的三维堆叠电路中实验分析了电源噪声，通过三片晶圆垂直键合实现了三维集成，提供了实测数据支持（方法创新）
▸创新点2：系统比较了三种电源传输拓扑结构的噪声特性，包括板级去耦电容的影响，为三维集成电路电源网络设计提供了优化依据（系统创新）
▸创新点3：首次实验研究了TSV密度对三维电源分配网络噪声特性的影响，揭示了TSV布局与电源噪声的关联规律（技术创新）
▸创新点4：提出了一种基于源极跟随器传感电路的校准方法，可准确比较不同三维堆叠电路的电源噪声性能（电路创新）
Abstract
A three-dimensional (3-D) test circuit examining
power grid noise in a 3-D integrated sta ck has been designed,
fabricated, and tested. Fabrica tion and vertical bonding were
performed by MIT Lincoln Laboratory for a 150 nm, three metal
layer SOI process. Three wafers are v e r t i c a l l yb o n d e dt of o r m
a 3-D stack. Noise analysis of three power delivery topologies is
described. Calibration circuits f or a source follower sense circuit
compare the different power d elivery topologies as