JSSC 2013第4期Data Converters65nmDACTime-Interleaved ADC

A 28 GSs 446 mW Time-Interleaved ADC A c h i e v i n g5 0 9d BS N D Ra n d3d BE

一款65nm CMOS工艺下实现2.8 GS/s采样率、50.9 dB峰值SNDR的低功耗时间交错SAR ADC

2.8 GS/s, 50.9 dB SNDR, 44.6 mW@1.2V, 76fJ/conversion-step FoM

时间交错ADCSAR ADC数字校准低功耗设计高速转换器

▸创新点1：24路时间交错SAR架构优化 - 通过24路时间交错技术实现2.8 GS/s的高采样率，显著提升了ADC的速度性能，同时采用SAR架构保证了低功耗特性，在65 nm CMOS工艺下实现了44.6 mW的功耗表现。

▸创新点2：50aF超小LSB电容设计 - 创新性地将电容DAC的LSB电容降低至50aF，通过仅满足热噪声要求而非匹配要求，大幅减少了芯片面积（1.03×1.66 mm²）和功耗，同时保持了8.1 ENOB的高精度。

▸创新点3：片上数字背景校准技术 - 采用先进的数字校准算法，实时校正ADC通道间的电容失配、偏移、增益和时序失配，确保在整个第一奈奎斯特区内SNDR始终高于48.2 dB，峰值达到50.9 dB。

▸创新点4：76 fJ/conversion-step的超低FoM - 通过系统级优化（包括架构、电路和校准技术），实现了76 fJ/conversion-step的卓越能效比，为高速高精度ADC设定了新的能效标杆。

Abstract

This paper presents a power- and area-ef ﬁcient 24-way time-interleaved successiv e-approximation-register (SAR) analog-to-digital converter (ADC) that achieves 2.8 GS/s and 8.1 ENOB in 65 nm CMOS. To minimize the power and the area, the capacitors in the capacitive DAC are sized to meet the thermal noise requirements rather than the matching requirements, leading to the LSB capacitance of 50 aF. An on-chip digital back- ground calibration is used to calib rate the capacitor mismatches in indivi