← 返回 JSSC 论文列表JSSC 2013第4期Power Management65nmTDCNeural Network Accelerator
A 7 bit 375 ps Resolution Two-Step Time-to-Digital Converter in 65 nm CMOS Using
提出一种新型脉冲序列时间放大器，实现7位两步时间数字转换器，无需校准且性能优越。
65nm CMOS, 3.75ps分辨率, 200MS/s, 3.6mW功耗, 0.02mm²面积
时间数字转换器脉冲序列时间放大器无校准可编程增益高分辨率
▸创新点1：新型脉冲序列时间放大器（方法创新）。该放大器实现了宽输入范围内的线性、精确且可编程的增益，解决了传统时间放大器在宽输入范围下增益非线性和精度不足的问题，为高分辨率TDC设计提供了关键技术支撑。
▸创新点2：无校准可编程时间放大与量化（系统创新）。通过创新的架构设计，实现了无需校准即可完成时间放大和量化，显著降低了系统复杂度和功耗，同时支持灵活的可编程性，适应不同应用场景需求。
▸创新点3：重复脉冲与门控延迟线结合（电路创新）。采用重复脉冲和门控延迟线的组合技术，实现了高精度的时间测量，同时避免了传统延迟线技术中的校准需求，提升了系统的稳定性和可靠性。
▸创新点4：高性能指标（性能创新）。在65 nm CMOS工艺下，实现了3.75 ps的时间分辨率和200 MS/s的转换速率，功耗仅为3.6 mW，面积仅为0.02 mm²，综合性能优于现有同类设计。
Abstract
In this paper, a novel pulse-train time amplifier is pro-
posed that achieves linear, accurate, and programmable gain for a
wide input range. Using the proposed pulse-train time ampli fier, a
7-bit two-step TDC is implemented. The proposed TDC employs
repetitive pulses with gated delay-lines for a calibration-free and
programmable time amplification and quantization. The prototype
chip fabricated in 65 nm CMOS process achieves 3.75 ps of time
resolution at 200 MS/s while consuming 3.6 mW and occupy