← 返回 JSSC 论文列表JSSC 2013第6期Data Converters65nmOp-Amp
A 10-b 1-GHz 33-mW CMOS ADC
一款采用65nm CMOS工艺的10位1GHz ADC，通过数字校准技术提升性能。
65nm CMOS, 490MHz输入, 52.4dB SNDR, 97fJ/conversion-step
模数转换器数字校准CMOS高速ADC低功耗
▸创新点1：4位首级分辨率设计（方法创新） - 采用4位首级分辨率设计，显著降低后续级数要求，通过2倍残差放大技术有效放宽运放线性度、电压摆幅和增益需求，提升整体转换效率。
▸创新点2：数字域校准消除电容失配（系统创新） - 引入数字域校准技术，精确补偿电容失配和增益误差，确保ADC的线性度和精度，支持高动态范围（SNDR 52.4 dB）。
▸创新点3：单级运放增益优化（电路创新） - 采用仅10增益的单级运放设计，结合65nm CMOS工艺，在降低功耗（33mW）的同时实现1GHz采样率，FoM达97fJ/step。
▸创新点4：残差放大技术（方法创新） - 通过2倍残差放大策略，减少对运放性能的依赖，优化功耗与速度平衡，适用于高频（490MHz输入）场景。
Abstract
This paper describes a pip elined analog-to-digital converter that resolves 4 b in its first stage and ampli fies the residue by a factor of 2, thereby relaxing the opamp linearity, voltage swing, and gain requirements. Calibration in the digital domain removes the effect of capacitor mismatches and corrects for the gain error. Using a one-stage opamp with a gain of 10 and realized in 65-nm CMOS technology, the ADC digitizes a 490-MHz input with a signal-to-(noise+distortion) ratio of 52.4 dB, achieving a figure of merit of 97 fJ/conversion-step.