← 返回 JSSC 论文列表JSSC 2013第6期Data Converters90nmFlash ADC
A 6-b 4.1-GS/s Flash ADC With Time-Domain Latch Interpolation in 90-nm CMOS Jong-In Kim, Ba-Ro-Saim Sung
采用90nm CMOS工艺的6位4.1GS/s闪存ADC，通过时间域锁存插值技术减少比较器数量
6位分辨率，4.1GS/s采样率，76mW功耗，INL 0.74 LSB，DNL 0.49 LSB
闪存ADC时间域插值比较器校准高速采样低功耗
▸创新点1：时间域锁存插值技术（方法创新） - 该论文提出了一种新型的时间域锁存插值技术，通过在时间域内对比较器输出进行插值处理，有效减少了所需的前端动态比较器数量，同时保持了高精度（6-bit）和高速（4.1 GS/s）的性能。
▸创新点2：减少前端动态比较器数量（电路创新） - 通过时间域插值技术，将传统Flash ADC所需的前端动态比较器数量减少了一半，显著降低了功耗（76 mW）和负载电容，同时减少了比较器校准的开销。
▸创新点3：优化功耗与性能的平衡（系统创新） - 该设计在减少比较器数量的同时，通过优化系统架构和校准技术，实现了优异的性能指标（INL 0.74 LSB, DNL 0.49 LSB, SNDR 31.2 dB, SFDR 38.3 dB），并达到了0.625 pJ/conversion-step的高能效比。
▸创新点4：90-nm CMOS工艺下的高性能实现（工艺创新） - 该ADC在90-nm CMOS工艺下实现了4.1 GS/s的高采样率和6-bit分辨率，展示了在成熟工艺下实现高性能ADC的潜力，为低成本高集成度解决方案提供了参考。
Abstract
A 6-b 4.1-GS/s flash ADC was fabricated using a 90-nm CMOS with a time-domain latch interpolation technique that reduces the number of front-end dynamic comparators by half. The reduced number of comparators lowers power con- sumption, load capacitance to the T/H circuit, and the overhead of comparator calibration. The measured peak INL and DNL after comparator calibration are 0.74 and 0.49 LSB, respectively. The measured SNDR and SFDR are 31.2 and 38.3 dB, respectively, with a 2.02-GHz input at 4.1-GS/s operation while consuming 76 mW of total power. This ADC achieves a figure of merit of 0.625 pJ/conversion-step at 4.1 GS/s.