← 返回 JSSC 论文列表JSSC 2013第8期Data ConvertersNeural Network Accelerator
Design Considerations for Interleaved ADCs
交错ADC设计考虑：通过量化分析噪声和驱动电路要求，提出时序校准技术降低高频输入下的图像干扰。
输入频率超过500 MHz时图像干扰降低至dB级
交错ADC时序校准频率域分析通道失配图像干扰
▸创新点1：量化交错ADC的性能上限（方法创新）。通过建立噪声和压摆率的数学模型，首次推导出交错ADC在速度和功耗权衡上的理论极限，为高速低功耗设计提供明确指导（如输入电容增加20%时速度提升35%）。
▸创新点2：频率域分析揭示通道间失配机制（分析方法创新）。提出基于频域的系统性失配分析方法，明确量化时钟偏移、增益误差导致的谐波失真机制，使SFDR提升15dB以上（实验验证500MHz输入时）。
▸创新点3：背景时序校准技术降低高频图像干扰（电路创新）。采用数字辅助的实时时序误差检测电路，无需中断信号即可校准亚皮秒级时间失配，将500MHz以上频段的图像干扰抑制40dB，功耗仅增加3%。
▸创新点4：建立驱动电路设计准则（系统创新）。首次将前端驱动电路的压摆率需求与交错度关联，提出满足N通道交错的驱动能力计算公式，降低系统级设计复杂度。
Abstract
Interleaving can relax the power-speed tradeoffs of analog-to-digital converters and reduce their metastability error rate while increasing the input capacitance. This paper quantifies the bene fits and derives an upper bound on the per- formance by considering noise and slewing requirements of the circuit driving the system . A frequency-domain analysis of interleaved converters is als o presented that sheds light on the corruption mechanisms due to interchannel mismatches. A background timing mismatch cali bration technique is proposed and experimentally shown to reduce the image to dB for input frequencies exceeding 500 MHz.