JSSC 2013第9期Data Converters130nmNeural Network Accelerator

An Event-driven Clockless Level-Crossing ADC With Signal-Dependent

一种基于事件驱动的无时钟电平交叉ADC，采用信号依赖的自适应分辨率技术。

130nm CMOS, 0.8V, 20kHz带宽, 47-54dB SNDR, 3-9µW功耗

无时钟ADC电平交叉自适应分辨率动态偏置稀疏信号

▸创新点1：信号依赖的采样率与自适应分辨率（系统创新）。该ADC通过动态调整采样率和分辨率，针对稀疏信号优化采样效率，显著降低功耗，同时保持47-54 dB的SNDR，部分超越传统8b ADC的理论极限。

▸创新点2：时变比较窗口减少延迟分散（电路创新）。采用时变比较窗口技术，有效减少比较器延迟的分散性，提升转换精度，确保SNDR在宽带宽（20 kHz）内保持稳定。

▸创新点3：动态偏置降低功耗并保持SNDR（电路创新）。通过输入信号依赖的动态偏置技术，优化比较器功耗，在0.8 V供电下仅消耗3-9 µW，同时维持高信噪比性能。

▸创新点4：无时钟设计实现抗混叠操作（系统创新）。采用事件驱动的无时钟架构，避免传统时钟ADC的混叠问题，特别适用于稀疏信号处理，提升系统整体鲁棒性。

Abstract

This paper presents a clock-less 8b ADC in 130 nm CMOS technology, which uses signal-dependent sampling rate and adaptive resolution through a time-varying comparison window, for applications with sparse input signals. Input-dependent dy- namic bias is used to reduce comparator delay dispersion, thus helping to maintain SNDR while saving power. Alias-free opera- tion with SNDR in the range of 47–54 dB, which partly exceeds the theoretical limit of 8b conventional converters, is achieved over a 20 kHz bandwidth with 3–9 µW power from a 0.8 V supply.