← 返回 JSSC 论文列表JSSC 2013第11期RF & Wireless65nmEqualizer
A 23-mW 5-Gbs Low-Power Decision-Feedback Equalizer Receiver Front-End and its T
一种低功耗决策反馈均衡器接收器前端及其两步最小误码率自适应算法
65nm CMOS, 5Gb/s, 2.3mW
低功耗决策反馈均衡器误码率自适应算法时钟数据恢复
▸创新点1：直接反馈有限脉冲响应（FIR）DFE设计，通过消除传统DFE接收器中功耗高的连续时间线性均衡器（CTLE）和多抽头DFE的电流模式求和电路，显著降低功耗至0.46 mW/Gbps，实现了高能效的均衡器前端。
▸创新点2：无限脉冲响应（IIR）DFE的集成，进一步优化了信道均衡性能，通过结合FIR和IIR结构，提升了接收器对高频信道损耗的补偿能力，支持5 Gb/s数据传输速率。
▸创新点3：可调时序偏移的时钟数据恢复（CDR）电路，通过动态调整时序偏移，优化了信号采样点的准确性，从而在15-dB损耗信道下实现了174 mV和0.66 UI的眼图张开度。
▸创新点4：两步最小误码率（BER）自适应算法，首先通过可调电压和时序偏移的额外数据采样器测量信道单比特响应（SBR），粗调初始系数；随后通过随机爬山算法在后台精细调整系数，进一步优化BER性能。
Abstract
This paper presents a low- power decision-feedback
equalizer (DFE) receiver front-end and a two-step minimum bit-
error-rate (BER) adaptation algorithm. A high energy ef ficiency
of 0.46 mW/Gbps is made possible by the combination of a di-
rect-feedback finite-impulse-response (FIR) DFE, an in finite-im-
pulse-response (IIR) DFE, and a clock-and-data recovery (CDR)
circuit with adjustable timing offsets. Based on this architecture,
the power-hungry stages used in prior DFE receivers such as the
con