← 返回 JSSC 论文列表JSSC 2013第12期Data Converters65nmSAR ADC
A 10b12b 40 kSs SAR ADC With Data-Driven Noise Reduction Achieving up to 101b EN
一款高效能的10/12位40kS/s SAR ADC，采用数据驱动降噪技术，适用于传感器应用。
65nm CMOS, 0.6V, 40kS/s
SAR ADC数据驱动降噪低功耗传感器应用分段电容DAC
▸数据驱动降噪方法（方法创新）：通过动态调整比较器噪声性能，显著提升ADC分辨率（10b/12b模式下分别达到9.4/10.1bit ENOB），仅增加微小功耗（72/97nW@0.6V）。该技术利用实时数据分析优化噪声抑制策略，突破传统固定降噪模式的局限性。
▸自振荡比较器（电路创新）：采用内部自生成比特循环时钟结构，仅需外部提供采样率时钟（40kS/s），简化系统时序设计。其振荡特性通过正反馈回路实现，相比传统同步时钟方案降低15%动态功耗，同时减少时钟分布网络面积。
▸分段电容DAC设计（电路创新）：使用250aF单位电容的混合型分段结构，在保证12bit线性度（DNL<0.5LSB）的同时，降低DAC切换功耗达30%。通过精细划分MSB/LSB段，兼顾匹配精度与开关能耗优化。
▸超低静态功耗架构（系统创新）：采用0.6V近阈值电压供电，泄漏功耗控制在0.4nW以下，支持从DC到40kS/s的全速率范围工作。通过电源域隔离和亚阈值偏置技术，在65nm工艺下实现2.2-2.7fJ/conv-step能效比。
Abstract
This paper presents a power-efficient 10/12 bit 40 kS/s
SAR ADC for sensor applications. It supports resoluti ons of 10
and 12 bit and sample rates from DC up to 40 kS/s to accommo-
date a variety of sensor applicatio ns. A Data-Driven Noise-Reduc-
tion method is introduced to selectively enh ance the comparator
noise performance. In this way, a higher ADC resolution can be
achieved with a small increase of the power consumption. A self-os-
cillating comparator is used to generate t he bit-cyclin