← 返回 JSSC 论文列表JSSC 2013第12期RF & Wireless28nmNeural Network Accelerator
A 32 Gbs Data-Interpolator Receiver With Two-Tap DFE Fabricated With 28-nm CMOS
一种采用28nm CMOS工艺的32Gb/s数据插值接收器，具有两抽头DFE。
32Gb/s, 0.9V, 308.4mW, 0.24mm²
数据插值接收器两抽头DFE28nm CMOS芯片间通信连续时间线性均衡器
▸创新点1：使用盲时钟信号采样数据（系统创新）。该方法通过采用与数据具有准同步频率-相位关系的盲时钟信号进行采样，无需传统接收机中的时钟数据恢复（CDR）电路，显著降低了系统复杂度和功耗，同时支持32 Gb/s的高速数据传输。
▸创新点2：模拟域插值实现相位对齐（电路创新）。通过在模拟域内对输入信号样本进行插值，实现了数据与判决时序的相位对齐，避免了数字域插值的高延迟和高功耗问题，提升了时序调整的精度和效率。
▸创新点3：可调阈值比较器的两抽头DFE（电路创新）。采用可调阈值比较器的环路展开两抽头判决反馈均衡器（DFE），有效补偿了信道损耗和码间干扰（ISI），同时通过阈值调整优化了误码率（BER）性能，在28-nm CMOS工艺下实现了308.4 mW的低功耗。
▸创新点4：集成连续时间线性均衡器（CTLE）与DFE的混合均衡方案（系统创新）。结合CTLE和DFE的优势，在接收机前端实现了宽频带和高线性度的信号均衡，进一步提升了系统在高速数据传输中的信号完整性。
Abstract
A 32-Gb/s data-interpolator receiver for electrical
chip-to-chip communications is introduced. The receiver front-end
samples incoming data by using a blind clock signal, which has
a plesiochronous frequency-phase relation with the data. Phase
alignment between the data and decision timing is achieved by
interpolating the input-signal s amples in the analog domain. The
receiver has a continuous-time linear equalizer and a two-tap
loop unrolled DFE using adjustable-threshold comparators. The
rece