JSSC 2013第12期Wireline I/O32nm

A Scalable 01281 Tbs 0826 pJbit 64-Lane Parallel IO in 32-nm CMOS Mozhgan Mansur

32nm CMOS工艺下可扩展的64通道并行I/O芯片，实现1.024 Tb/s总带宽和2.6 pJ/bit能效

32nm CMOS, 1.08V/0.65V, 16 Gb/s每通道

芯片间通信高速I/O能效优化并行传输CMOS工艺

▸创新点1：可扩展的64通道并行I/O设计，通过动态调整每通道数据速率（2-16 Gb/s）和供电电压（0.65-1.15V），实现从1.024 Tb/s到256 Gb/s的带宽灵活缩放，系统级优化了功耗效率（0.2-2.7W）和性能适应性。

▸创新点2：共享时钟的多通道密集互连拓扑，采用长度匹配的布线结构，允许跨多通道共享时钟信号，显著减少时钟分布面积和功耗（实测功耗低至2.6 pJ/bit），同时通过系统级时序优化增强信号完整性。

▸创新点3：可重构的电流/电压模式发射机驱动器与CMOS时钟技术，结合动态电源调节（LDO提供22dB@200MHz的电源噪声抑制），实现高能效链路（最低0.65V供电），并支持16 Gb/s高速率下的稳定传输。

▸创新点4：容错设计的通道故障切换机制，通过硬件级冗余和实时监测，在单个通道或电路缺陷时自动重配置链路拓扑，确保系统可靠性（实测支持50cm-1m通道长度下的稳定运行）。

Abstract

A scalable 64-lane chip-to-chip I/O, with per-lane data rate of 2–16 Gb/s is demonstrated in 32-nm low-power CMOS technology. At maximum aggregate bandwidth of 1.024 Tb/s across 50-cm channel length, the link consumes 2.7 W from a 1.08-V supply, corresponding to 2.6 pJ/bit. As bandwidth demand decreases, scaling the per-lane data rate to 4 Gb/s and power supply to 0.65 V provides 1/4 of the maximum bandwidth while consuming 0.2 W. Across a 1-m channel, the link operates at a maximum per-lane dat