← 返回 JSSC 论文列表JSSC 2013第12期RF & Wireless40nmNeural Network Accelerator
A Sub-2 W 398446 Gbs Transmitter and Receiver Chipset With SFI-52 Interface in 4
40 nm CMOS工艺下实现的39.8–44.6 Gb/s收发器芯片组，具有低功耗和高性能特点。
40 nm CMOS, 0.87 W (TX), 1.05 W (RX), 44.6 Gb/s
收发器芯片组CMOS预加重时钟数据恢复均衡技术
▸创新点1：基于延迟的预加重技术（方法创新） - 该技术通过延迟单元实现FIR滤波器的预加重功能，有效补偿信道损耗，降低码间干扰（ISI）至0.9 ps，同时功耗仅为0.87 W，显著提升了高速信号传输质量。
▸创新点2：四分之一速率时钟数据恢复架构（电路创新） - 采用低功耗的1/4速率CDR结构，在保持0.6 UI（100MHz）抖动容忍度的同时，将接收端功耗控制在1.05 W，解决了传统全速率架构在40nm工艺下的功耗瓶颈问题。
▸创新点3：联合发送/接收均衡技术（系统创新） - 通过协同优化TX的2抽头FIR滤波器和RX均衡器，在21dB奈奎斯特损耗信道下实现44.6Gb/s（2^31 PRBS）的可靠传输，BER达到10^-12级别，突破传统分离式均衡的性能限制。
▸创新点4：SFI-52接口兼容设计（系统创新） - 在40nm CMOS工艺下实现符合SFI-52标准的39.8-44.6Gb/s收发系统，总功耗低于2W，为光通信模块提供了高能效的芯片级解决方案。
Abstract
A 39.8–44.6 Gb/s transmitter and receive r chipset de-
signed in 40 nm CMOS is presented. The line-side TX implements
a2 - t a pF I R filter with delay-based pre-emphasis. The line-side
RX uses a quarter-rate CDR architecture. Th e TX output shows
0.9 ps
ISI and 0.2 ps RJ at 0.87 W. The RX achieves a
jitter tolerance of 0.6 UI at 100 MHz and an input sensitivity
of 20 mV at 1.05 W. The combined transmitte r/receiver
equalization enables 44.6 Gb/s data transmission using 2 1
PRBS at BER 10 over a