← 返回 JSSC 论文列表JSSC 2013第12期Clocking & PLLs65nm
Class-D CMOS Oscillators Luca Fanori and Pietro Andreani AbstractThis paper pres
本文提出了一种低电压下高性能的Class-D CMOS振荡器设计。
65nm CMOS, 0.4V, 10mA, 3.0-4.8GHz, -143.5dBc/Hz@10MHz
Class-D振荡器CMOS相位噪声低电压高频
▸创新点1：Class-D LC tank的时间变异性分析。该论文首次详细分析了Class-D振荡器中LC tank的时间变异性特性，推导出振荡频率、振幅和相位噪声的精确表达式，为高频振荡器设计提供了新的理论基础。
▸创新点2：优化的相位噪声性能。通过Class-D架构设计，在0.4V超低电源电压下实现了-143.5dBc/Hz@10MHz的优异相位噪声性能，相比传统Class-B/C架构在相同功耗下噪声更低。
▸创新点3：高频宽调谐范围设计。采用创新的调谐技术，在65nm CMOS工艺中实现了3.0-4.8GHz（46%）的宽调谐范围，且在整个范围内FoM变化小于1dB，适用于移动应用。
▸创新点4：带谐振尾滤波器的改进版本。通过增加谐振尾滤波器设计，进一步降低了1/f³相位噪声转角频率，使FoM指标再提升1dB，展示了电路拓扑创新的优势。
Abstract
This paper presents class-D CMOS oscillators ca-
pable of an excellent phase noise performance from a very
low power supply voltage. Starting from the recognition of the
time-variant nature of the class-D LC tank, accurate expressions of
the oscillation frequency, oscilla tion amplitude, current consump-
tion, phase noise, and figure-of-merit (FoM) have been derived.
Compared with the commonly used class-B/C architectures, the
optimal class-D oscillator produces less phase noise for the same
powe