JSSC 2013第12期Wireline I/O65nmEqualizer

Design Techniques for a 66 Gbs 46 mW 3-Tap Decision Feedback Equalizer in 65 nm

65nm CMOS工艺下实现66 Gb/s、46 mW功耗的3抽头判决反馈均衡器设计

66 Gb/s, 46 mW, 1.2V, 0.7 pJ/bit

判决反馈均衡器高速接口能效优化65nm CMOS动态锁存器

▸创新点1：合并锁存器与加法器（电路创新）。通过将锁存器和加法器功能集成到单一电路中，减少了信号传输延迟和功耗，实现了66 Gb/s的高速操作，同时将功耗控制在46 mW。

▸创新点2：降低锁存器增益（方法创新）。通过优化锁存器的增益设计，降低了电路的噪声敏感性和功耗，提升了整体能效至0.7 pJ/bit，适用于高速低功耗应用场景。

▸创新点3：动态锁存器设计（电路创新）。采用动态锁存器技术，显著提高了电路的响应速度和稳定性，使其能够在65 nm CMOS工艺下实现接近技术极限的66 Gb/s数据传输速率。

▸创新点4：闭环架构设计（系统创新）。通过引入闭环控制机制，优化了多抽头决策反馈均衡器的整体性能，确保了高速数据传输的准确性和可靠性，同时维持低功耗特性。

Abstract

This paper analyzes and des cribes design techniques enabling energy-ef ﬁc i e n tm u l t i - t a pd e c i s i o nf e e d b a c ke q u a l i z e r s operated at or near the speed limi ts of the technology. We propose a closed-loop architecture utilizing three techniques to achieve this goal, namely a merged latch and su mmer, reduced latch gain, and a dynamic latch design. A 65 nm CMOS 3-tap implementation of the proposed architecture operates at up to 66 Gb/s while drawing only 46 mW of power f