← 返回 JSSC 论文列表JSSC 2014第2期Analog Circuits65nmOp-Amp
A 12 mW Low Power Continuous-Time Bandpass ΔΣ Modulator With 58 dB SNDR and 24 MHz Bandwidth at 200 MHz IF
一款12mW低功耗连续时间带通ΔΣ调制器，采用新型高效谐振器，实现58dB SNDR和24MHz带宽。
65nm CMOS, 12mW, 58dB SNDR, 24MHz带宽, 800MS/s
连续时间带通ΔΣ调制器低功耗高效谐振器单放大器四阶架构
▸创新点1：单放大器高效谐振器设计（电路创新）。通过引入正反馈机制，显著提高了谐振器的Q因子，同时仅使用单个放大器，降低了功耗和面积开销，实现了高效能的谐振器设计。
▸创新点2：新型四阶架构简化系统（系统创新）。提出了一种新的四阶连续时间带通ΔΣ调制器架构，通过优化系统结构，简化了设计复杂度，同时提升了系统的功率效率，适用于高带宽应用。
▸创新点3：减少反馈DAC数量以降低功耗（电路创新）。通过减少反馈DAC的数量，不仅降低了整体功耗，还简化了调制器的结构，同时保持了高性能指标，如58 dB SNDR和60 dB动态范围。
▸创新点4：低功耗与高性能的平衡（系统创新）。在65 nm CMOS工艺下，实现了12 mW的低功耗设计，同时达到58 dB SNDR、60 dB DR和65 dB IM3的高性能指标，展现了优异的功耗与性能平衡。
Abstract
A 800 MS/s low power fourth-order continuous-time bandpass ΔΣ modulator (CTBPDSM) with 24 MHz bandwidth at a 200 MHz IF uses a novel power-ef ficient resonator with a single amplifier as a loopfilter. The single op-amp resonator employs pos- itive feedback to increase the Q-factor. A new fourth-order archi- tecture is introduced for system simplicity and power ef ficiency. Reducing the number of feedback DACs lowers the power con- sumption and simplifies the modulator structure. A prototype ADC achieves 58 dB SNDR, 60 dB DR and 65 dB IM3, with a total power consumption of 12 mW. The total die area in 65 nm CMOS is 0.2 mm².