← 返回 JSSC 论文列表JSSC 2014第4期Clocking & PLLs32 nmPLLVCO
A 28 GHz Hybrid PLL in 32 nm SOI CMOS Mark Ferriss, Alexander Rylyakov, José A. Tierno , Member , IEEE, Herschel Ainspan, and Daniel J. Friedman ,M e m b e r ,I E E E
介绍了一种28 GHz混合PLL，采用32 nm SOI CMOS工艺，结合模拟比例路径和数字积分路径设计。
28 GHz, 32 nm SOI CMOS, 31 mA @ 1 V, 199 fs RMS jitter (1 MHz to 1 GHz), -110 dBc/Hz @ 10 MHz offset
混合PLL28 GHzSOI CMOS线性缩放电容相位噪声
▸创新点1：混合PLL设计（方法创新） - 提出了一种结合模拟比例路径和数字积分路径的混合PLL架构，通过并行处理实现了更快的锁定时间和更低的相位噪声（RMS jitter 199 fs）。
▸创新点2：线性缩放电容组配置（电路创新） - 采用新颖的线性缩放电容组设计用于LC-tank VCO的积分路径控制，显著提高了频率调谐范围和线性度（锁定范围23.8至30.2 GHz）。
▸创新点3：模拟与数字比例路径比较（系统创新） - 在PLL中同时集成模拟和数字比例路径控制方案，为不同应用场景提供了性能对比的实验验证基础（相位噪声-110 dBc/Hz @10 MHz offset）。
▸创新点4：低功耗实现（电路创新） - 在32 nm SOI CMOS工艺下实现仅31 mA的电流消耗（1 V电源），通过优化混合信号路径的功耗分配达成高效能比。
Abstract
A hybrid PLL is introduced, which features a simple switched resistor analog proportional path filter in parallel with a highly digital integral path. The integral path control scheme for the LC-tank VCO includes a novel linearly scaled capacitor bank configuration. In addition to the analog proportional path, the PLL includes a set of digital proportional path controls, so that the two approaches can be experimentally compared. At 28 GHz the RMS jitt e ri s1 9 9f s( 1M H zt o1G H z ) ,p h a s en o i s ei s– 1 1 0d B c / H za t 10 MHz offset. The 14 × 160 µm 2 32 nm SOI CMOS PLL locks from 23.8 to 30.2 GHz, and draws 31 mA from a 1 V supply.