← 返回 JSSC 论文列表JSSC 2014第7期Other0.14µm SOI BCD
Design and Analysis of a High-Ef ficiency High-V oltage Class-D Power
设计并分析了一种高效高压D类功率输出级，采用0.14µm SOI BCD工艺，峰值效率达94%。
80V, 94% peak efficiency
高压D类功率输出级高效设计BCD工艺电平移位器电源波动免疫
▸创新点1：内部调节浮动电源的抗电源波动设计（系统创新）。通过引入内部调节的浮动电源，有效抑制了芯片内部电源波动对功率级的影响，提高了系统稳定性，实现了94%的峰值效率。
▸创新点2：可变驱动强度的栅极驱动器（电路创新）。采用可调节驱动强度的栅极驱动器，优化了开关速度和功耗的平衡，显著降低了开关损耗，提升了整体效率。
▸创新点3：高效的2步电平移位器设计（电路创新）。通过创新的2步电平移位器设计，减少了电平转换的延迟和功耗，进一步提高了系统的响应速度和能效。
▸创新点4：快速开关过渡设计（电路创新）。通过优化开关过渡过程，实现了快速的开关切换，降低了开关损耗，从而提升了整体效率。
Abstract
The analysis and design of a highly-ef ficient 80 V
class-D power stage design in a 0 .14 µm SOI-based BCD process
is described. It features immunity to the on-chip supply bounce,
realized by internally regulated floating supplies, variable driving
strength for the gate driver, and an ef ficient 2-step level shifter de-
sign. Fast switching transition and low switching loss are achieved
with 94% peak ef ficiency for the complete class-D power stage in
the realized chip.