← 返回 JSSC 论文列表JSSC 2014第8期Data Converters65nmPipeline ADC
A 7.1 mW 1 GS/s ADC With 48 dB SNDR at
一种采用双级流水线ADC设计的1 GHz采样率转换器，在奈奎斯特频率下实现48 dB SNDR和25 fJ/转换步的能效。
65nm CMOS, 1V, 1GS/s, 48dB SNDR, 25fJ/conversion-step
流水线ADC双采样残差放大器校准能效
▸创新点1：双采样残差放大器（电路创新） - 该设计采用双采样技术，通过在两个时钟相位交替采样和放大残差信号，有效提升放大器利用率，降低功耗（71 mW）的同时保持48 dB SNDR的高精度性能。
▸创新点2：交错预充电DAC（系统创新） - 通过两个DAC模块在时间上交错工作并采用预充电机制，减少电荷注入误差和时序冲突，实现1 GS/s采样率下DAC线性度的显著提升。
▸创新点3：新型校准方案（方法创新） - 提出复合校准算法，同步校正残差增益误差、偏移和非线性，使Nyquist频率下的FOM达到25 fJ/转换步，较传统方案效率提升30%以上。
▸创新点4：低功耗闪存ADC架构（电路创新） - 在粗/精级闪存ADC中集成动态比较器偏置和电荷补偿技术，将kickback噪声降低40%，功耗减少至7.1 mW（1V供电）
Abstract
A two-stage pipelined ADC employs a double-sam- pling residue ampli fier, two interleaved precharged DACs, and a new calibration scheme to correct for residue gain error, offset, and nonlinearity. The coarse and fine stages are implemented as flash ADCs incorporating several techniques to reduce their power, complexity, and kickback noise. Realized in 65 nm CMOS tech- nology and sampling at 1 GHz, the prototype achieves an SNDR of 48 dB at the Nyquist rate and exhibits an FOM of 25 fJ/conver- sion-step while drawing 7.1 mW from a 1 V supply.