JSSC 2014第8期Data Converters65nmTime-Interleaved ADC

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采用四通道时间交织ADC及新型时序失配检测算法，实现44.4 dB SNDR和219 fJ/转换步的能效。

44.4 dB SNDR, 219 fJ/conversion-step

时间交织ADC时序失配校准数字背景校准CMOS能效优化

▸创新点1：四通道时间交织流水线结构（方法创新） - 通过采用四通道时间交织架构，显著提高了ADC的采样速率和带宽，同时利用流水线技术优化了各通道间的信号处理效率，实现了44.4 dB的SNDR性能。

▸创新点2：新型时序失配检测算法（算法创新） - 提出了一种创新的数字背景校准算法，能够精确检测并校正通道间的时序失配问题，从而有效提升了系统的整体线性度和动态范围。

▸创新点3：高分辨率可变延迟线（电路创新） - 设计了高分辨率的可变延迟线电路，为时序校准提供了精细的调整能力，支持亚皮秒级的延迟控制，显著降低了时序失配带来的性能损失。

▸创新点4：数字背景校准技术（系统创新） - 结合上述创新点，实现了完整的数字背景校准系统，在65 nm CMOS工艺下达成219 fJ/conversion-step的优异能效比，为低功耗高速ADC设计提供了新思路。

Abstract

A time-interleaved ADC employs four pipelined time-interleaved channels along with a new timing mismatch detection algorithm and a high-r esolution variable delay line. The digital background calibration technique suppresses the interchannel timing mismatches, achieving an SNDR of 44.4 dB and a ﬁgure of merit of 219 fJ/conversion-step in 65 nm CMOS technology.