← 返回 JSSC 论文列表JSSC 2014第9期Data Converters0.18µm BiCMOSPipeline ADC
A 12 Bit 1.6 GS/s BiCMOS 2×2 Hierarchical Time-Interleaved Pipeline ADC
本文介绍了一种采用0.18µm BiCMOS工艺的12位1.6 GS/s流水线ADC，具有四路时间交织分层结构和主从T&H，以提高动态性能并降低误差率。
12位, 1.6 GS/s, SFDR 79 dBc/66 dBc, 误差率<10, 功耗1.15 W
ADC时间交织流水线BiCMOS动态性能
▸创新点1：四路时间交织分层结构（方法创新） - 通过采用四路时间交织技术，有效提高了ADC的采样率至1.6 GS/s，同时分层结构优化了信号路径，降低了时序偏差和通道间失配，从而显著提升了动态性能（SFDR达79 dBc和66 dBc）。
▸创新点2：主从T&H设计（电路创新） - 采用主从跟踪保持（T&H）电路设计，有效减少了子ADC间的采样时间误差，提高了整体系统的线性度和信噪比，同时降低了校准算法的复杂度。
▸创新点3：降低校准算法复杂度（系统创新） - 通过优化时间交织结构和主从T&H设计，减少了背景校准算法的需求，使得系统在保持高性能（误差率<10^-6）的同时，显著降低了计算资源和功耗（核心功耗1.15 W）。
▸创新点4：BiCMOS SiGe工艺应用（工艺创新） - 采用0.18 µm互补BiCMOS SiGe工艺，结合了双极型晶体管的高速度和CMOS的低功耗优势，为高速高精度ADC设计提供了工艺支持，进一步提升了整体性能。
Abstract
This paper describes a 12 bit 1.6 GS/s pipeline ADC realized in a 0.18 µm complementary BiCMOS SiGe process. The ADC consists of a four-way time-interleaved hierarchical structure and a master-slave T&H to impr ove the dynamic performance of the individual sub-ADCs and to reduce both the converter error rate and the complexity of the required interleaving background calibration algorithms. It achieves an SFDR of 79 dBc and 66 dBc at low and high frequency inputs, respectively and an error rate of less than 10 , and has a power consumption of 1.15 W for the core ADC.