← 返回 JSSC 论文列表JSSC 2014第11期Analog Circuits65nm
A 101 dB PSRR 00027 THD N and 94 Power-Efficiency Filterless Class D Ampli fier L
提出一种新型无滤波器D类放大器，具有高PSRR和低THD+N，适用于智能手机和SoC集成。
65nm CMOS, 3.6V, 500mW@8Ω, THD+N 0.0027%, 效率94%, PSRR -101dB@217Hz
D类放大器电源抑制比总谐波失真高保真音频SoC集成
▸创新点1：输入调制载波发生器（电路创新）。该技术通过动态调整载波信号的幅度和相位，有效抑制了电源噪声对音频信号的影响，实现了-101 dB @217 Hz的超高PSRR，显著提升了系统的噪声免疫能力。
▸创新点2：无相位误差PWM调制器（方法创新）。采用新型调制算法消除了传统PWM调制中的相位失真，使得THD+N低至0.0027%，同时保持高环路增益设计，兼顾了线性度和动态范围。
▸创新点3：高环路增益设计（系统创新）。通过优化反馈环路结构，在无需提高开关频率（320-420kHz）的前提下实现94%的功率效率，解决了传统CDA在PSRR、线性度和效率之间的权衡问题。
▸创新点4：宽电压工作范围（电路创新）。支持1.2V至3.6V的供电电压，兼容单电池和智能设备标准电源，增强了系统适用性，同时保持稳定的性能指标（如90dB PSRR@1kHz）。
Abstract
Present-day smartph ones and tablets demand high
audio fidelity (e.g., total harmonic distortion + noise, THD + N
0.01%), and high noise immunity (e.g., power supply rejection
ratio, PSRR 80 dB) to allo w high integration in an SoC.
The design of conventional closed-loop pulse width modulation
(PWM) Class-D ampli fiers (CDAs) typically involves undesirable
trade-offs between fidelity (quali fie db yT H D+N ) ,P S R Ra n d
switching frequency. In this pape r, we propose a fully integrated
CMOS CDA th