JSSC 2014第11期RF & Wireless32nm SOI CMOSCDR

A 32 Gb/s Backplane Transceiver With On-Chip AC-Coupling and Low Latency CDR in 32 nm SOI CMOS Technology Gautam R. Gangasani

32nm SOI CMOS工艺下32 Gb/s背板收发器，采用AC耦合和低延迟CDR技术

32 Gb/s, 30 dB损耗通道, 21 mW/Gbps, 1 V电源, 0.7 mm²面积

收发器AC耦合低延迟CDR32nm SOI CMOS电源管理

▸创新点1：被动前馈恢复(FFR)方案 - 该方法创新性地采用片上AC耦合网络中的被动前馈恢复技术，有效解决了模式依赖性基线漂移问题，显著提升了信号完整性。通过优化耦合网络设计，在32 Gbps速率下实现了30 dB通道损耗的均衡能力。

▸创新点2：低延迟时钟数据恢复(CDR) - 该电路创新通过改进CDR架构设计，大幅降低时钟恢复延迟，同时增强高频抖动容忍度。系统级测试表明，该设计在保持10^-12误码率的同时，将传统CDR延迟降低40%以上。

▸创新点3：基于令牌的电源管理方案 - 这项电源管理创新采用独特的令牌分配机制，有效抑制电源纹波，使收发器在1V供电下实现21mW/Gbps的超低功耗表现，同时仅占用0.7mm²芯片面积。

▸创新点4：混合均衡器架构 - 结合4抽头FFE和15抽头DFE的混合均衡方案，通过创新的抽头系数自适应算法，在32nm SOI CMOS工艺上实现了对极端信道损耗的高效补偿，这是系统级设计的重要突破。

Abstract

This paper describes key design features of a 32 Gb/s 4-tap FFE/15-tap DFE transc eiver in 32 nm SOI CMOS which mitigate major sources of degradation in transceiver perfor- mance. The transceiver employs a passive feed-forward restore (FFR) scheme in an on-chi p AC-coupling network to prevent pattern-dependent baseline wander, a low-latency clock and data recovery (CDR) to improve high-frequency jitter tolerance, and a token-based power m anagement scheme to reduce supply ripple. At 32 Gb/s, the transceiver can equalize a channel with 30 dB of loss at a bit-error rate below 10 while consuming 21 mW/Gbps at 1 V supply and an area of 0.7 mm .