← 返回 JSSC 论文列表JSSC 2014第12期Clocking & PLLs0.18μmPLLVCO
A Fractional-N Divider-Less Phase-Locked Loop With a Subsampling Phase Detector Wei-Sung Chang, Po-Chun Huang, and Tai-Cheng Lee
提出一种采用子采样锁相环的无分频器低噪声分数N锁相环，实现2.3GHz输出频率下112dBc/Hz的低带内相位噪声。
0.18μm CMOS, 9.6mA, 239.1dB FoM, 266fs rms抖动
分数N锁相环子采样无分频器相位噪声数字脉宽调制
▸创新点1：无分频器结构（系统创新）：通过去除传统PLL中的分频器，简化了电路结构，降低了噪声和功耗，同时提高了频率合成的精度和稳定性。
▸创新点2：子采样相位检测器（电路创新）：采用子采样相位检测器替代传统相位检测器，有效降低了相位噪声，实现了112 dBc/Hz的低带内相位噪声，显著提升了系统性能。
▸创新点3：数字脉宽调制器实现分数N操作（方法创新）：利用数字脉宽调制器（DPWM）对VCO输出进行采样，实现了分数N操作，提高了频率合成的灵活性和精度，同时降低了电路复杂度。
▸创新点4：非线性特性分析（方法创新）：对频率合成器中的非线性特性进行了详细分析，提出了有效的解决方案，进一步优化了系统性能，确保了电路的稳定性和可靠性。
Abstract
A low-noise divider-less PLL, employing a subsam- pling locked loop, samples the VCO output by a digital pulse-width modulator (DPWM) to perform fractional-N operation. The fre- quency synthesizer achieves a low in-band phase noise of 112 dBc/Hz at a 2.3 GHz output frequency. The analysis for the fre- quency synthesizer, especially for the nonlinear characteristics of the circuits, is proposed. Fabricated in a 0.18 mC M O St e c h - nology, the frequency synthesiz er consumes 9.6 mA and achieves figure-of-merit of 239.1 dB, corresponding to 266 fs rms jitter.