← 返回 JSSC 论文列表JSSC 2015第1期Clocking & PLLs28nm
A2 8n mD S PP o w e r e db ya nO n - C h i pL D O for High-Performance and Energ
28nm工艺高通Hexagon DSP，采用LDO供电，能效比提升2-3倍。
28nm CMOS, 0.60V-1.05V, 255MHz-1.24GHz, 58µW/MHz
数字信号处理器能效优化低漏电设计电压调节器多线程架构
▸创新点1：多线程VLIW架构优化低漏电（系统创新）。通过多线程VLIW架构设计，显著降低了处理器的漏电功耗，提升了能量效率，适用于低功耗场景。
▸创新点2：时钟网络与锁存器降低开关能耗（电路创新）。优化的时钟分布网络和脉冲锁存器设计，有效减少了开关能量消耗，进一步降低了整体功耗。
▸创新点3：LDO/头开关双供电模式灵活适配（系统创新）。采用LDO和头开关双供电模式，可根据不同工作负载灵活选择供电方式，实现高效能管理。
▸创新点4：高性能与低功耗的平衡（系统创新）。处理器在255 MHz至1.24 GHz的频率范围内工作，功耗低至58 µW/MHz，比同类产品低2-3倍，实现了高性能与低功耗的优异平衡。
Abstract
This paper describes the implementation of a Qual-
comm Hexagon digital signal processor (DSP) in a 28 nm high- κ
metal gate technology. The DSP is a multi-threaded very-long-
instruction-word (VLIW) machin e optimized for low leakage and
energy efficiency. It uses a clock distribution network, clock gating
cells, and pulsed latc hes that are optimized for low switching
energy. The processor can be powered using a low-dropout (LDO)
voltage regulator or a head switch. It operates from 255 MHz at
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