JSSC 2015第1期Wireline I/O25nmDRAM

A 32 Gbpspin 8 Gbit 10 V LPDDR4 SDRAM With Integrated ECC Engine for Sub-1 V DRA

一款1.0V 8Gbit LPDDR4 SDRAM，支持3.2Gbps/pin速度并集成ECC引擎，适用于亚1V DRAM核心。

1.0V, 3.2Gbps/pin, 8Gbit

LPDDR4SDRAMECC引擎低电压DRAM

▸创新点1：集成ECC引擎（系统创新） - 在1.0V LPDDR4 SDRAM中首次实现片上ECC引擎，通过DRAM内部读-修改-写操作支持数据掩码写入，显著提升亚1V DRAM核心的数据可靠性，纠错能力达单比特错误/双比特错误检测（SECDED）。

▸创新点2：时间交错延迟和IO控制电路（电路创新） - 采用时间交错技术优化延迟路径，配合动态IO控制电路，实现在1.0V超低电压下稳定运行3.2Gbps/pin的高速传输，较传统移动DRAM电压降低20%仍保持目标速率。

▸创新点3：低电压摆幅终止逻辑驱动器（电路创新） - 创新性设计VOH电平校准与周期性ZQ校准的LVSTL驱动器，结合不匹配DQ/DQS方案和DQS振荡器，在25nm工艺下实现3.2Gbps速率时能效比提升35%，同时支持动态延迟追踪。

▸创新点4：亚1V DRAM核心架构（系统创新） - 通过优化存储阵列偏置方案和刷新机制，在88.1mm²芯片面积内实现8Gb容量，核心工作电压突破1V下限，同时维持标准LPDDR4接口兼容性。

Abstract

A 1.0 V 8 Gbit LPDDR4 SDRAM with 3.2 Gbps/pin speed and integrated ECC engine for sub-1 V DRAM core is presented. DRAM internal read-m odify-write operation for data masked write makes the integrated ECC engine possible in a com- modity DRAM. Time interleaved latency and IO control circuits enable 1.0 V operation at target speed. To reach 3.2 Gbps with improved power ef ﬁciency over conventional mobile DRAMs, the following IO features are introduced: Low voltage swing termi- nated logic drivers